英特尔重返巅峰的雄心壮志

作为全球最大的半导体制造商之一，英特尔从1968年成立以来取得了辉煌的成就。英特尔的“灯灯灯灯”广告旋律深入人心，一度成为最高端处理器的代名词。英特尔也曾经犯过许多重大战略决策错误。其中包括其专注于提高其芯片的时钟速度和性能，而忽视了对功耗和热管理的重视，这给竞争对手，比如AMD提供了机会来推出更具能效和性价比的产品。再者在智能手机和平板电脑市场快速发展的时候，英特尔错失了机会，未能进入移动市场并推出与竞争对手相媲美的产品。近年来英特尔又未能及时跟进一些新兴技术的发展，例如人工智能和深度学习，而让英伟达和AMD抢占了绝大部分市场。

然而如今英特尔落后的半导体制造能力和产品性能则是由另一个重大的战略决策失误而导致的，那就是没有及时研发量产使用EUV。英特尔的14nm制程还是在使用基于DUV光刻机的多重曝光，严重推迟了使用EUV的时间表。讽刺的是，早在20世纪90年代初期，时任CEO的Andy Grove就决定开始投资EUV的早期研发。然而，在之后EUV光刻技术的发展中，英特尔也遇到了很多挑战，包括设备可靠性、缺陷密度和良率等问题。这也在一定程度上使得继任英特尔CEO Brian Krzanich对EUV不是那么青睐。反观竞争对手，台积电在2019年推出了首个基于EUV技术的7纳米芯片。随后，台积电继续向更先进的EUV技术方向发展并在2020年推出了基于EUV技术的5纳米芯片，这使得台积电成为了全球首家商用5纳米芯片的生产商。三星更是在2018年年底推出了首个基于EUV技术的7纳米芯片，并在2019年试产基于EUV技术的5纳米芯片。那时英特尔的研发工程师们还在苦于使用DUV通过多重曝光来实现14nm+++工艺。当然这里需要指出的是英特尔的14nm并不是像节点命名那样落后台积电和三星的5nm三代。从晶体管密度的角度来讲，英特尔的14nm工艺相当于台积电的大约10nm工艺。这是因为不同制造商的工艺命名标准不同，半导体工艺节点名称并不等同于实际晶体管的尺寸，而只是一种代表制造工艺技术成熟程度的标准。例如，英特尔的14nm工艺代表的是晶体管密度和台积电的10nm工艺相当。英特尔10nm工艺等同于台积电的7纳米工艺已经不是什么秘密了。英特尔在2017年还专门发文，指出半导体工艺在命名上混乱的状况，暗示竞争对手不诚实。笔者认为晶体管密度比工艺名称更能准确地反映芯片的性能。晶体管密度是指在芯片上单位面积上能够容纳的晶体管数量。较高的晶体管密度通常意味着更高的集成度和更强大的计算能力。图一给出了各个厂家不同工艺节点的晶体管密度，可以看出在同一的工艺节点名称下，英特尔的晶体管密度要高一些。英特尔发现严谨并没有用，反而给消费者留下一个工艺落后的坏印象，于是在2021就将自己的工艺节点重新命名，改为intel 7、intel 4、intel 3，20A和18A等，正式加入台积电和三星一起来玩这场营销游戏。如图二所示，英特尔提出各个节点之间的性能提升和量产时间节点。

然而无论如何，在最先进制程英特尔制程落后于台积电和三星已经成为不争的事实。尽管时任CEO的Bob Swan也意识到英特尔需要尽快摆脱半导体制造制程落后的局面。但是其CFO出身的背景使其很难痛下决心大幅加大研发投入，因为这将对公司财报短期产生重大不利影响。这一僵局直到现任CEO Pat Gelsinger在2021年2月接任后才得以大幅改观。Gelsinger新官上任三把火，对公司战略层面做出了几个重大的改变。其中之一就是加大研发投入，推出了四年内研发五个硅制程的计划，以及大力推进先进封装研发。第二就是要转型为IDM型的公司，旨在加强英特尔在制造和封测领域的综合竞争力，与其他芯片制造商合作，利用英特尔的制造能力为其他公司代工。英特尔已经与联发科，ARM，亚马逊等签订了合作代工协议。

接着英特尔也加大了对基于EUV光刻的半导体制程的研发投入，追加引进了多台EUV光刻机。同时英特尔还争取到早于台积电和三星成为第一家使用高数值孔径EUV光刻机的半导体厂商。在2021年，英特尔宣布其高数值孔径EUV光刻机在位于亚利桑那州的Fab工厂投入生产（本文作者就曾住在离英特尔Fab不到2公里），并开始生产使用该技术的芯片。高数值孔径EUV技术是一种新型的半导体制造技术，使用更高的数值孔径的EUV来制造更高精度的芯片。关于光刻机我们以后会推出专门的文章介绍细节。

为了重返领导地位，类似于中国制造2025，英特尔也提出了一个英特尔制造2025。图一显示了英特尔半导体制程和先进封装从2021到2025年的技术路线图。英特尔相信它可以遵循一种积极的战略来匹配甚至超越其代工竞争对手，同时开发新的包装产品并为外部客户开展代工业务。

目前英特尔已经基于Intel 7量产消费级处理器的Alder Lake和数据中心处理器Sapphire Rapids。Intel 7是在英特尔10nm superfin工艺的基础上，每瓦性能将提供10~15%。但是其还是使用DUV光刻。Intel 4, 之前称为英特尔7nm工艺，将是其第一次使用EUV光刻技术, 相比于Intel 7工艺，是一个全节点的工艺进步，每瓦性能提升了20%。基于此工艺，英特尔将于2023和2024量产Meteor Lake。Meteor Lake也是继Lakefield 2018年demo后第一次使用Foveros 3D封装技术大规模量产。Intel 3则是首先被应用到服务器芯片Granite Rapids和Sierra Forest。Intel 3，用来对标台积电的N3工艺制程，相比于Intel 4每瓦性能提高约18%。英特尔称将在2024年下半年推出基于RibbonFET的Intel 20A工艺制程，这是英特尔第一次从FinFET转向全环绕栅极晶体管(GAAFET)。英特尔希望凭借Intel 20A能和台积电届时的最先进制程N2工艺平起平坐。从台积电透露的消息，N2工艺将于英特尔希望在2025年成为第一家使用高数值孔径（0.55）的EUV来量产Intel 18A工艺（另一说英特尔在20A工艺就会用到高数值孔径EUV），进而重新夺回失去多年的最先进半导体制程的领导地位。

英特尔也预期在2024年量产的20A工艺里引进另一项重要的技术，Power Vias。高端处理器里有十几层或者更多的金属互联层来实现处理器不同部分，计算单元，缓存，IO接口等之间的互联。从M0金属层到bump层金属的尺寸越来越大。作为power delivery的金属互联网络跟用于传输信号的transmission line抢占芯片正面有效的空间，使得两者都难以得到优化。英特尔预期Power Vias技术将很大程度上解决这一问题。借助Power Vias技术，用于传输信号的transmission lines还是一样集成到芯片的正面，而power delivery nets在相当程度上可以做到晶体管的另一侧。Power vias，transistor和high speed IO互联层形成一个类似于三明治的结构。这种设计的好处简化了电源线和连接线，减少了相互的干扰，提高了power delivery的效率。

除了上述Fab制程及工艺的发力，先进封装在英特尔制造2025也起到举足轻重的作用。下面我们简单的来介绍英特尔主推的先进封装工艺。英特尔的嵌入式多芯片互连桥（Embedded Multi-Die Interconnect Bridge：EMIB）是英特尔主推的2.5D芯片互联技术，具有高性能、高密度和高能效等特点。相比于硅转接板2.5D技术， EMIB技术更灵活，成本也更低。在bridge die区域的FLI bump pitch目前可以量产45 um。英特尔也曾透露其正在研发更小的bump pitch。

英特尔在2019年推出了Foveros 3D stacking芯片封装技术，首次为CPU处理器引入3D堆叠设计，可以实现芯片上堆叠芯片，而且能整合不同工艺和用途的芯片。Foveros在希腊语中意思是“独特的”。首款Foveros产品Lakefield整合了英特尔10nm工艺的CPU和基于22nm工艺的低功耗IO die。在IO die中有大量的TSV硅穿孔，负责联通CPU和基板的电通信和Power delivery。Lakefield的volume并不是很大，英特尔主用该产品来试产Foveros 3D stacking这一封装技术。英特尔计划在2023年第一次利用Foveros封装技术大规模量产消费级CPU处理器Meteor Lake。bump pitch将会是在36um左右。

英特尔在2022年推出的Ponte Vecchio (PVC) 是将Foveros和EMIB两者合在一起。PVC一共集成了63个chiplets, 包括11个EMIB bridge dies, 使用到了五个silicon nodes。PVC很可能是史上封装意义上最为复杂的高性能处理器了。

为了进一步提升通信带宽，相比于Foveros，混合键合技术可以是的bump pitch缩小到10 um以下， 进而可以将封装的互连密度提高10倍甚至100倍以上。混合键合技术提供更高的互连密度、更大的带宽以及更低的功耗。英特尔可能会将其混合键合技术应用到服务器级的处理器Diamond Rapids上。

总上所述，英特尔如果能保证在关键技术上不跳票，作者预测在2025年追上台积电最先进的制程和封测技术是大概率事件。另外，英特尔能不能将其制造成本接近甚至低于台积电也是另一个有趣的看点。