泰瑞达亮相SEMICON China：解读异构集成和Chiplet时代下，测试行业的机遇与挑战

SEMICON China是中国最重要的半导体行业盛事之一，见证了中国半导体制造业的茁壮成长。本届“先进封装论坛 - 异构集成”活动邀请了全球产业链代表领袖和专家，共同探讨先进封装、异构集成的前沿技术、发展路线和产业生态，以及产业发展的机会。作为受邀嘉宾之一，张震宇先生通过演讲向大家解读了在先进封装不可阻挡的趋势下，芯片测试行业面临的机遇和挑战，并分享如何通过与产业链的合作，采用更加灵活的测试策略。

在摩尔定律发展势缓的大背景下，以Chiplet和异构集成为代表的先进封装技术成为继续满足系统微型化、多功能化的方法之一。但与单芯片制造相比，Chiplet或3D先进封装技术在设计、制造、封装测试等环节都面临着多重挑战，其中尤其凸显的一个是质量成本（Cost of Quality）的挑战。特别是在综合考虑KGD（Known Good Die）测试、最终测试和系统级测试（System Level Test）等更复杂测试流程时，优化总体质量成本的策略至关重要。

为了降低成本，需要在制造流程的早期降低缺陷逃逸率。张震宇先生表示：“测试左移是把测试的重心向制造流程的早期倾斜，通过降低报废成本而减少总体制造成本。”在实现“Known Good Die（KGD）”目标时，需要通过测试左移来增加晶圆测试覆盖率，提高KGD的良率。

然而在“向左”移动的过程中，测试成本会增加，缺陷逃逸率降低带来的报废成本降低的边际效应却在递减。因此，适当的“右移”在制造过程中也是非常有必要的。测试右移是将更多测试移到制造流程的后期，在保证质量水平的同时，可以降低测试成本。通常在晶圆测试、任务模式测试或需要较长时间测试的扫描（SCAN）测试中可以“右移”。这些测试可以转移到最终测试或系统级测试中，以实现在可控测试成本的同时达到需要的产品质量水平。

在面对“左移”还是“右移”的选择中，张震宇先生提到，优化测试策略是一个动态和持续的过程。大数据为测试策略的决策提供了依据。泰瑞达灵活测试方案和工具组合，可以在整个芯片制造流程中灵活调整测试策略，持续优化制造成本和保障质量。

在先进封装技术成为主旋律的时代下，仅仅减少缺陷逃逸率并不是优化经济效益的全部手段。在制造的过程中，需要弥合从设计到测试之间的差距，使产品从设计，到制造、封装和测试工程无缝合作，从而加速产品开发和量产。

在此方面，泰瑞达推出了PortBridge工具，其可以降低测试开发过程中的不确定性，助力用户快速定义、开发、调试、优化测试程序并投入生产。目前泰瑞达的UltraFLEX系列测试机已具备PortBridge功能。