跑步进入Chiplet时代

在最先进的工艺节点上开发单片芯片的日子正在迅速减少。几乎每个在设计前沿工作的人都在寻找某种使用离散异构组件的高级封装。

现在的挑战是如何将整个芯片行业转变为这种分解模式。这需要时间、精力以及公司、技术和重点的重大调整。随着扩展的好处在每个新节点上不断减少，芯片制造商正在寻求架构和定制来提高性能和降低功耗。系统级封装、3D-IC、2.5D和扇出都是可行的选择。但最大的参与者正在寻求芯粒来帮助提供某种程度的大规模定制，其中可以像乐高积木一样添加功能并按预期工作。

“我们处在一个新时代，” ASE研究员 William Chen 说。“过去，我们通常考虑三个部分——用户、晶圆厂和介于两者之间的封装人员。现在我们必须考虑更广泛的生态系统。我们需要设备，我们需要设计工具，所有这些都必须协同工作。这正在发生，因为每个人都有一个共同的目标，那就是异构集成、堆叠芯粒和定制解决方案。过去，我们只有一种前进的方式。现在我们有多种方法。因此，我们可以为特定用例找到最佳组合，这可能与另一个用例不同。”

图 1：2.5D 和 3D-IC 封装。资料来源：日月光

整个行业都在呼应上述观点。“这是工具箱中的另一个工具，” Brewer Science首席开发官 Kim Arnold 说。“这不仅是关于如何打开和关闭事物并使它们组合在一起的灵活性，而且还在于设计不同的方式来使事物组合在一起。这是英特尔的理念，而且他们并不孤单。这就是创建这些可以组合在一起以形成整个系统的软件包的工作方式。这就是具有挑战性的作品。”

应用程序正在推动技术解决方案。“业界现在正在寻找智能集成解决方案，”Leti 的首席技术官兼副总监 Jean-Rene' Lequepeys 说。“例如，使用 SOITEC 的 SmartCut 技术的当前版本，将会有像 InP on silicon 或 GaN、SiC、SOI 等组合来满足应用。”

几乎所有相关人员都将此视为一个过程，而不是一个快速的变化，并且充满了重大障碍。“chiplet 的生态系统实际上正在形成，”三星电子产品规划副总裁 Indong Kim 说。“鉴于摩尔定律所发生的事情，已经有很多投资和兴趣使它发挥作用。我不知道是否有人真的拥有该解决方案的灵丹妙药。我们正在监视情况。但这不仅仅是一项技术。您需要研发封装创新，以及各种 IP 的接口。您还必须能够找出哪些是已知known good dies

，并确保您有适当的良率。我们试图回答的问题数不胜数。”

其中一个挑战是如何集成在不同节点开发并使用不同基板或介电薄膜的芯片，这些芯片可能在不同条件下以不同速率对热量或老化做出不同反应，包括这些不同芯粒在封装中的放置位置。

“一个关键趋势是新材料，” Nova的首席技术官 Shay Wolfling 说。“过去，我会在实验室稳定材料，一旦符合要求，我就不需要测量任何东西。我会在一些空白晶圆上测量它，以确保一切都在控制之中。但材料和结构的重要性现在如此重要，以至于每个原子都很重要。随着过程中的每一次变化，如果你将温度升高太多——即使退火过程中的变化很小——你也会改变材料的特性。所以你需要监控它们。在晶圆的边缘可能存在不同的密度，这将表现出不同的行为。”

不同的材料也使得预测这些不同的部件如何与其他组件一起工作变得更加困难。

“关键是一致的特性，” Onto Innovation软件产品管理总监 Mike McIntyre 说。“你选择芯粒的原因是为了获得产量和性能的灵活性。因此，虽然锑和铋等材料有利于通信，但我不想用这些材料构建 CPU，因为它会影响我的晶体管性能。所以我正在根据最适合该芯粒的技术构建芯粒。从经济的角度来看，我认为芯粒的数量不会下降。如果有的话，数字会上升。”

布局对于这些设备的功能至关重要，它涉及许多因素，例如用例、热膨胀系数、各种类型的噪声，以及它们在一段时间内和在给定功率预算内的性能。

“这个行业的现状就像芯粒，你有可以由不同的公司单独制作的分区，然后他们一起交谈，”imec高级研究员、研发副总裁兼 3D 系统集成项目主任 Eric Beyne 说。“它可以工作，但它确实引入了 PHY 接口，并且不会减少延迟。所以你只能针对非关键时间问题这样做，比如 L3 缓存，而不是 L2 缓存。所以如果你想进入你的芯片内部并在层次结构中更深入到内核本身——比如说 L1 或 L2 缓存，那么你可以拆分设计。但是您不会为此使用现成的内存。它将与您的芯片共同设计。因此，EDA 工具需要能够在布局布线期间同时处理不同层的 PDK。这是我们一直在与 Cadence 积极合作的事情，他们已经发布了实际的布局布线工具来满足我称之为 3D SoC 的这种深度。从设计的角度来看，存在很多挑战，因为您必须在多层中进行布局布线。工具通常不会以这种方式工作，因此您必须引导工具，例如，将内存放在一个级别上，将逻辑放在另一个级别上。然后优化互连。”

互连在挑战列表中也名列前茅。芯粒需要将各个芯片相互连接，最后连接到封装中的基板。今年早些时候发布的 Universal Chiplet Interconnect Express (UCIe) 标准是朝这个方向迈出的一步。它结合了 CXL 和 PCIe 协议。然而，这种方法在真正“通用”之前还有一段路要走。

物理层是起点。“你必须让 PHY 正确，” Arteris IP首席营销官 Michal Siwinski 说。“你需要确保物理层面有效。这是我们看到更多大公司聚集在一起的地方。我们将需要一种或两种行业标准方法将所有内容连接在一起。但要真正让它发挥作用，你必须能够以一种标准化、可重复的方式来做到这一点。”

自 1980 年代以来，将多个芯片集成到一个封装中就已经存在，但将现代芯片分解为核心部件，然后将它们集成到一个封装中，这比旧的多芯片模块要困难得多。

“使用单片集成电路的一大好处是连接数量减少了。您只是在边缘设置了 I/O，因此可靠性猛增，” Ansys产品营销总监 Marc Swinnen 说道。“但现在我们要进行异构集成。我们一直是单一芯片太久了，以至于我们忘记了互连并不是一件好事，现在我们要回到数百万个微小的凸点连接。那将是什么可靠性？

这些考虑因素会影响生产的各个方面，从设计到如何进行检验。Synopsys首席架构师兼研究员 Yervant Zorian 表示：“我们看到人们对芯粒很感兴趣。在许多情况下，他们通过 PHY 进行通信。如果是逻辑到逻辑的通信，他们正在使用 UCIe。如果它是逻辑到内存的芯粒，他们正在使用 HBM，但在这两种情况下，您都需要用于诊断、修复和监控的引擎。过去，我们只是为了存储而依靠测试和修复。今天我们想提前看看。我们不想等到芯片出现故障。所以这就是我们想要监控的原因。是预防性维护。通过监控，你可以看到随着时间的推移而退化，你就会知道什么时候会发生。”

图 2：未来事物的形状——3D-IC。资料来源：新思科技

这是晶圆代工厂和 IDM 构建自己的生态系统的原因之一。以台积电为例，其开发了一种3DFabric，可用于前后端封装。要创建一个商业 chiplet 市场，其中来自多个供应商的 chiplet 是根据使它们能够真正即插即用的标准开发的，这将困难得多，据一些业内人士称，这可能需要十年的大部分时间。

“当我们构建这些基于多个芯粒的系统时，我们需要验证整个封装中芯粒 A 到芯粒 B 到芯粒 C 之间的导电性是否全部正确连接，” CadenceIC 封装产品管理总监 John Park 说。“在 IC 领域，我们称之为 LVS（版图与原理图），但在代工封装层面也需要应用类似的概念。对于单个裸片，它并没有那么复杂，但是当您转移到 FOWLP 中的多个芯片或芯粒时，您需要验证所有东西都正确连接在一起。当人们将设计流程放在一起并尽早考虑时，这对人们来说非常重要。”

最重要的是，芯粒还受到异质结构的其他挑战，例如热应力和机械应力。

“你有一个芯片，它的温度更均匀，”Swinnen 说。“但是当你在一个interposer上有多个芯片时，你会有不同的温度，它们会以不同的方式膨胀。您可能会出现翘曲，并且现在微凸块非常小，它们的可靠性存在风险。我们知道压力会影响晶体管甚至电线的电气性能。不同的应力将对电气参数产生不同的影响。”

但还有更多。芯粒面临着另一个熟悉的挑战——die shift。Cadence 的 Park 说：“解决die shift对于从一个或两个芯片转向可以支持多个芯片或芯粒的世界至关重要。” “你拥有的芯片越多，每个芯片都会稍微移动一两度，然后你把六个放在一起，就再也没有任何连接了。”

西门子 EDA的电子行业经理 John Parry指出了类似的问题。“你面临着多种相互影响的挑战。从一个芯片的角度来看可能是一个好的解决方案，实际上会使下一个芯片的情况变得更糟。如果我可以将更多的热量从一个芯粒传导到基板中，它会使该芯片变冷，但会提高基板的温度，从而提高所有其他芯片的温度。这是一个打地鼠问题，你刚解决了一个问题，它就给你带来了另一个领域的问题。”

不过，还是有好消息。芯粒可以帮助行业更好地应对热问题，这些问题已成为高级架构的持久性问题，因为许多现有方法都不是最优的。

“热节流绝对是一种降低温度的机制，” Amkor高级工程师 Nathan Whitchurch 说。“但没有人喜欢这样做，因为你所有的工程工作都是为了从你的设备中获得尽可能多的功率和尽可能多的性能，只是因为阻止它而被浪费了。”

芯粒为智能平面规划提供了更多机会，因此可以避免将逻辑芯片堆叠在逻辑芯片之上等问题，以及随后的滞热问题。

“你仍然非常紧密地集成芯片，”Parry 说。“你是在一个非常高的互连密度基板上做的，但你是在平面内做而不是堆叠它们。这使您可以将具有不同材料的不同封装或不同芯粒组合在一起。它允许您为这些芯粒中的任何一个使用成本最优化的解决方案。它还为低功耗设计提供了一些机会，因为通过这种基板设计，您可以采用一个芯粒，并且只为您想要的部分供电，这样您就不会最终为您不需要的部分供电需要。在将事物组合在一起方面，您的巧妙程度实际上是没有限制的。”

尽管存在实施挑战，但芯粒的未来似乎充满希望，尤其是随着 UCIe 标准的制定。Swinnen 说：“chiplet 的想法肯定正在蓬勃发展。” “这在商业领域仍然是一个梦想，但它正在被应用。例如，AMD 在他们自己的公司内部有一个小的 chiplet 生态系统和他们自己的产品。”

随着 chiplets 行业的发展，JCET 全球技术营销高级总监 Michael Liu 在一年多前提出的一个问题仍未解决。“每当我们的客户与我们谈论芯粒时，他们总是会问这个问题：‘芯粒在上市时间方面对我们有多大帮助？’ 我们总是发现为他们量化答案非常具有挑战性。异构集成的整个价值链尚不明确。这是我们所有人——OSAT、代工厂和 IDM——一路上要考虑的事情。”