随着摩尔定律的放缓，小芯片和异构集成（HI）为继续提供性能、功率、面积和成本（PPAC）方面的改进提供了一种令人信服的方式，但随着选项数量的不断增长，选择连接这些设备的最佳方式，使其以一致和可预测的方式运行，成为一项挑战。在阅读本文之前，欢迎识别二维码申请加入半导体封装产业链微信群。更多的可能性也会带来更多的潜在互动。因此，尽管人工智能、5G、高性能计算、移动和可穿戴设备的下一代应用程序都受益于各种不同设备的组合，但仅仅对日益增多的互连选择进行分类是一项挑战。但有利的一面是，该行业不再受到一系列规则的束缚，定制和优化系统的可能性正在激增。Promex工程副总裁Chip Greely表示：“异构集成的优点在于，它并不总是适用于电气领域，您也可以将机电设备放入您的封装中。通过我们的一些产品细分市场，例如医用摄像机，我们的机械和电气功能在很小的范围内结合在一起。如果您想拥有一个强大的制造过程，您正试着使您的接口尽可能容忍任何错位或任何位置变化、精度，包括机械接口。”三星、英特尔、台积电（TSMC）和许多其他器件制造商正专注于优化各种架构中的管芯到管芯和管芯到封装互连，无论是采用微凸块、混合键合和桥垂直构建，还是采用扇出再分配层水平构建。决定如何以及在哪里，形成互连是系统集成的一个重要组成部分。封装选项的数量在不断增加，因为许多新设计都是针对特定应用高度定制的。因此，它们的构造和连接方式，通常取决于需要处理的数据的数量和类型、需要处理的位置以及可用的功率。一个很好的例子：特斯拉的D1 Dojo芯片，1个500亿晶体管芯片，用于在特斯拉的数据中心内训练人工智能模型。特斯拉低压电子副总裁皮特·班农在最近的一次演讲中表示，这里的重点是海量数据吞吐量，使用具有内置灵活性的高度并行计算。特斯拉的器件包括一个阵列中的25个D1芯片，基于台积电的集成扇出（InFO）技术。班农表示，该器件可以实现9 PB的速度，使用576条I/O环路以每秒36 TB的速度移动。它还包括3个窄RDL层和3个厚RDL层。与此同时，台积电的路线图要求新的低电阻互连，可将电阻降低40%。根据台积电研发高级副总裁Yuh Jier Mii的说法，该方案不是通过镶嵌，而是通过使用气隙而非电介质的金属反应离子蚀刻，可以将电容降低20%至30%，最终用2D互连材料取代铜互连。Mii在最近的一次演讲中表示：“由于电阻率较低，未来有可能通过增强互连性能实现扩展。”图1：从板上芯片到异构集成的重新配置和互连路径。资料来源：台积电/IEDM[1]异质集成的路线图正在转向，通过混合键合实现更多芯片芯片堆叠，更多地使用硅桥，以及尺寸越来越大的二氧化硅和聚合物中介层，为了满足不同的最终用途，体系结构和包类型激增。不同的架构、优先级三星电子公司副总裁Seung Wook Yoon表示：“先进的封装架构有望导致I/O互连的指数级增长，Yoon在IEDM上提供了该公司用于小芯片集成的先进封装FAB解决方案（APFS）的详细信息，重点介绍了先进封装流程中的四个关键工艺——薄晶圆切割、混合键合、薄晶圆脱粘（零应力）和垂直互连，对于小芯片技术，晶片厚度和凸块间距是关键参数。目前，最先进的HBM封装的晶片厚度小于40µm，并将16个以上的管芯堆叠到单个封装中。”三星有四种不同的封装配置：2.5D RDL（R-Cube）、2.5D硅中介层（I-Cube），3D-IC堆叠，带有混合键合的X-Cube微泵，以及混合中介层（H-Cube）。图2：高带宽内存和AI/高性能计算中互连数量的增加。来源：三星/IEDM[2]越来越多的电气、机械和热问题也在推动HI工艺解决方案。例如，台积电展示了它是如何解决，由4个SoC和8个HBM组成的系统中的噪声问题的，该系统位于78 x 72mm基板上的50 x 54 mm有机中介层上（见图3）。在此设计中，用于管芯-管芯连接的微凸块的最小凸块间距为35µm。有机内插层（50 x 54mm或3.3X掩模版尺寸）包含约53000条再分配层线。图3：大约53000根细间距2um RDL线形成140米的总长度，将4个SOC和8个HBM与层压基板（CoWoS-R）上的有机中介层连接起来。资料来源：台积电/IEDM台积电使用了集成在其中介层电介质C4凸块侧的离散去耦电容器，非常接近SoC器件，以确保快速抑制功率域噪声。这反过来又增强了HBM在高数据速率下的信号完整性。虽然热问题对半导体行业来说并不新鲜，但当更多的计算设备和电源管理器件彼此靠近时，热问题会变得更加严重。格里利指出，内存和电源管理IC等组合通常必须在一个封装内隔离。“电源管理就像一个老式的暖手器，而记忆不喜欢超过85°C，更不用说100°C了。”无论是硅基膜还是聚合物基膜，中间层都有助于互连，并作为异质芯片堆叠的应力释放缓冲层。压力管理，以及管芯移位最小化，是晶圆厂开始从架构规划和工艺方面解决的持续问题。ASE在IEDM展示了其三条垂直集成扇出封装线的细节。[3] ASE工程和技术营销高级总监Lihong Cao表示：“随着2.5D和3D，我们看到了密度和带宽的增加。但我们也看到了成本的增加，这导致了ViPak平台的开发和推出，通过使用硅桥，L/S芯片到芯片的互连可以扩展到0.8µm，甚至0.65µm。因此，在这一过程中，您将芯片放在最后，但将桥芯片放在载体上，并使用铜柱进行连接。有两个成型步骤。第一个是保护桥芯片。因此，我不使用RDL进行互连，连接通过桥芯片，您可以设计桥芯片，即使用65nm工艺，然后最后连接芯片。”异构系统本身就是系统或子系统。他们需要系统技术协同优化（STCO），这是IEDM庆祝晶体管发明75周年的主要主题，并展望未来75年。英特尔技术开发总经理安·凯莱赫（Ann Kelleher）表示：“庆祝晶体管的最佳方式是期待我们如何确保在未来75年内带来同样多的创新，基于系统的技术协同优化（STCO）是摩尔定律的下一个演变。”STCO将设计技术协同优化提升到系统级，为一个或多个制造过程优化设计工具。Kelleher表示，下一阶段“是我所说的从中的工作量开始工作”。这包括整个制造过程中系统和软件的所有方面（见图4），同时优化系统设计、软件、设备、互连、晶体管等。图4：STCO从工作负载开始，考虑了晶圆厂和封装制造和设计以及软件和系统架构的所有方面。来源：英特尔/IEDM[4]在工艺技术方面，Kelleher指出，2023年，FET周围的栅极晶体管、2025年的高NA EUV、下一代互连金属、铁电材料以及光学互连的最终结合都发生了变化。混合键合所谓的混合键合，是因为它同时将铜键合到铜焊盘上，并将电介质键合到电介质场上，从而提供了最终的垂直连接。相对于铜微凸点，混合键驱动信号延迟接近于零，同时使凸点密度提高1000倍。微泵节距目前超过35µm。对于混合键合，正在评估小于20µm的间距。UMC技术开发总监Tony Lin表示：“我们正在与客户接洽几个有趣的混合键合使用案例，包括高带宽边缘AI设备和RF组件。应用混合键合的好处可能是在形状因素限制下实现更高的性能和/或更大的功能，具体取决于应用。”清洁的界面和精确的对准是值得生产的混合粘接工艺的关键要素。晶片对晶片接合和芯片对晶片接合工艺都可用。W2W更成熟，但它需要相同尺寸的芯片，灵活性很小。芯片到晶片的流动更加复杂，并且容易受到管芯放置对准不准确性的影响。提高放置精度的一种方法是一次执行多个管芯的集体D2W键合（见图5）。[5] 脱粘的方法也多种多样，重点是尽量减少基底应力、降低成本和提高产量。例如，热法成本低，但会带来压力，生产量低。Brewer科学部副主任阿尔文表示，化学方法可以在室温下进行，但产量仍然很低。激光剥离提供更快的产量和低应力，但设备成本很高。下一代光子脱粘使用高强度光快速，将晶片从玻璃上脱粘，从而在较低的加工成本下引入较小的应力。D2W混合键合是扇出封装的一种使能技术。图5：与单个拾取和放置相比，集体管芯到晶片混合键合的工艺流程提供了更高的产量和更高的对准精度。来源：Brewer Science对于早期采用混合绑定的人来说，一个额外的好处，可能是他们能够实现相当于技术节点转换的性能增益。UMC的Lin表示：“我们的客户仍然需要在其IC设计中实现更快的性能、更高的功率效率和更低的成本，这在过去是通过缩小晶体管实现的，随着遵守摩尔定律变得更具挑战性和成本更高，混合键合可以提供客户寻求的性能改进，使其成为技术节点迁移的灵活替代解决方案。”英特尔透露了其在混合键合方面的研发进展，从2021的10µm间距铜绑定扩展到上月的3µm间距铜绑定（见图6）。[6] 一些专门针对混合键合进行优化的新工艺模块，包括调整PECVD氧化物沉积工艺以沉积厚（20µm）、低应力膜、改进氧化物CMP浆料以实现更快的抛光，以及为介电通孔创建高纵横比蚀刻和填充工艺。图6。2021具有10µm间距的混合铜-铜键，2022年具有3µm间距键，密度增加了1000倍。来源：英特尔但这些过程也有一些问题需要解决，这需要时间。例如，对于高级封装和异构集成，管芯移位可能是一个重要问题。格里利说：“也许你的互连焊盘太大了，所以你可以为任何管芯移位做出妥协，当您放下RDL层时，注册将是关键。”插入式结构中介层本身不是一个分立的组件。它是管芯和下面的层压基板之间的中间结构。虽然该行业通常指硅中介层，但构成硅中介层的材料都是电介质，即二氧化硅。聚合物基中介层的价格明显低于硅中介层，但在某些应用中缺乏可靠性。台积电探索了有机内插层在电气性能、翘曲控制、产量和可靠性方面的优势。传输损耗是线路长度的函数。对于固定的每比特能耗设计预算，需要缩短互连长度以实现高带宽。晶圆厂一直致力于提高其堆叠技术的可靠性。台积电Jeng说：“当你高速行驶时，CoWoS-R的优势更大，因为RC的优势在高频时退化得更慢，CoWoS-R中的有机内插层由聚合物中的铜线组成（介电常数=3.3），非常密集的垂直连接可实现低阻抗电力输送网络。[1]Cu/氧化物、较薄的氧化物中的Cu、聚合物中的Cu的模拟眼图显示，聚合物中的铜具有更大的线路长度灵活性。在CPU到HBM互连的情况下，长RDL互连（L/S=2µm/2µm）制成厚（4µm），以减少高速数据传输的负载，同时也改善电力输送网络的IR压降。相对于薄或厚TSV，聚合物中的通孔插入损耗较低。RC延迟会影响功耗。电力输送分为水平输送和垂直输送。非常密集的垂直连接提供低阻抗PDN。去耦电容器对于抑制功率噪声和实现稳定的电压供应非常重要。”建造桥梁英特尔和台积电一直在使用专有的硅桥技术，来互连高带宽内存模块和CPU/GPU。ASE最近推出了一种带有嵌入式桥接器的封装平台，能够将小芯片连接到具有0.8µm线和空间的小芯片（FoCoS-B）。ASE的曹表示：“由于固有的扇出RDL工艺限制，FOCoS CF和FOCoS CL（先芯片后芯片）解决方案已成为RDL制造的瓶颈，RDL具有高层数（>6层）和细线/空间（L/S=1µm/1µm），适用于需要高密度管芯到管芯连接、高输入/输出计数和高速信号传输的应用，FOCoS-B为多桥管芯集成提供了多种选项。在一个示例中，8个硅桥管芯嵌入具有2个ASIC和8个HBM2e模块的两个相同扇出RDL结构中。它们使用两个相同的扇出模块安装，这些模块组装在MCM中的一个倒装芯片BGA基板上（见图2）。FO模块各为47 x 31mm，包装体尺寸为78 x 70mm。图7：与RDL相比，扇出芯片-衬底桥（FOCoS-B）示意图（上图）和横截面（下图）可实现更小的管芯-管芯连接（0.8µm）。资料来源：ASE/IEDM曹先生解释说，ASE工程师通常还将2.5D与芯片最后和芯片第一FOCoS方法在插入损耗、翘曲和可靠性方面进行了比较。由于消除了硅中介层并减少了寄生电容和串扰，这两种FOCoS方法都显示出优于2.5D Si TSV的电性能。封装层翘曲主要由管芯和基板与扇出模块之间的CTE（热膨胀系数）不匹配引起，显示出更好的翘曲控制，所有封装在组装前通过了开放/短路和功能测试，以及JEDEC条件下的可靠性应力测试。但这仍然不简单。Promex的Greely表示：“当我设计BGA基板时，为了确保我们制作出良好的平直平板基板，铜平衡需要关注，现在，铜平衡在单个封装层面上是一个问题，我将7个、10个、12个不同的器件放在一起，在不同的温度下将它们芯片连接到衬底上，我会得到从一个温度到另一个温度的12到14微米的翘曲变化。如果我有一个50毫米的衬底，它有250微米的偏转，在室温下是凹的另一个方向是300度，现在是凸面。我正在试着把一块25微米的硅衬底放在上面，希望它在冷却到室温后能保持完整。这可能是一个极端的例子，但这些都是严重的挑战。”热管理在封装中，90%以上的热量通过封装从芯片顶部散发到散热器，通常是带有垂直散热片的阳极氧化铝。具有高导热性的热界面材料（TIM）被放置在芯片和封装之间，以帮助传递热量。用于CPU的下一代TIM包括金属板合金（如铟和锡）和银烧结锡，它们分别传导60W/m-K和50W/m-K。工程师和材料供应商继续探索替代TIM。Amkor技术公司的高级机械工程师内森·惠特彻奇表示：“过去那些奇特的材料正在变得越来越少，因此，烧结银在盖子和管芯之间形成了非常高的导热性的银合金基体。另一种是更软的TIM-铟基材料。几年前，我们经常谈论相变材料。随着人们意识到可靠性和优势不存在，这一点似乎已经消失了难以克服的工程挑战。单一方向的石墨具有很高的导热性，但将其装入封装是一项艰巨的挑战。因此，我们已经看到，随着时间的推移，更具奇特的材料变得不那么特别了。”结论先进封装中的芯片通过焊料、微凸块、RDL和混合键合互连。所有这些连接都需要在模块的使用寿命内可靠。随着封装类型的增加和新的低压力流程的出现，工程师们发现异构集成提供的灵活性可能值得所有挑战。关于小芯片和异构集成的讨论，通常不涉及行业采用这种新模式的时间。ASE首席执行官Bill Chen表示：UCIe是一个非常好的开放标准，有些人的运行速度超过了标准。但随后会有来自用户的反馈，这样的反馈循环将提供更多关于未来需要做什么的见解。此外，供应商-客户生态系统中还将学习什么类型的异构集成、装配技术、流程、设计工具等最有效，这将是一个过程。半导体才刚刚开始其小芯片和异质性之旅，因为器件扩展变得如此困难和昂贵，而且每个先进节点的PPAC都在缩小。Chiplet设计标准将变得更加普遍，将这些器件组装在一起的更可预测的方式将占据主导地位。但所有这一切都需要数年的时间，需要收集大数据、合作伙伴之间的协作以及跨价值链的实验来确定什么是可行的。
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