推动先进封装路线图的创新：第一部分

先进 IC 基板 (AICS) 已经向 2µm 线/间距 (L/S) 重分布层 (RDL) 技术节点迈进一段时间了（图 1）。然而，有机基板是否能够满足下一代先进封装 (AP) 的线/间距要求（低于 2µm L/S 甚至可能达到 1.5µm L/S）仍存在许多问题。简而言之：有机基板能否应对挑战？

图 1：基材从有机（顶部）到玻璃（底部）的转变以及 1µm L/S 的路径的行业路线图。资料来源：Onto Innovation。

答案是否定的。

但随着最近的发展，有机基质达到 2µm 以下的可能性似乎正在发生变化。

在讨论原因之前，我们首先将注意力转向有机基板难以满足较低线/空间要求的核心原因。

变形和缺陷

有机基板在介电累积膜固化过程中可能会变形。结果：X/Y 平面的扭曲会影响基板表面的形貌，阻碍其在更精细节点上的使用。此外，遗憾的是，由于金属的粗糙度和较大的晶粒边界，RDL 电镀工艺中使用的化学镀铜种子金属不适用于细线宽互连。

尽管如此，有机基质仍有希望达到 2µm L/S 以下。

提高通孔放置精度的创新之一是使用光成像介电 (PID) 材料来代替激光钻孔通孔。这项创新将显著改善光刻技术，提高覆盖和通孔分辨率。

对于细线互连的图案化，使用液体光刻胶也可以提高分辨率，因为干膜负性光刻胶在较薄的薄膜中被限制在 4:1 左右。这种方法对于更高纵横比的光刻胶选项也很有用。

无论如何，这些努力目前只能在有机基板上进行。低于 1.5µm 的线宽/间距要求可能难以实现。

然后还有另一个障碍：除非缺陷密度低到足以支持下一代 AP 设计的大型 RDL 区域，否则这些创新毫无价值。随着细线互连的缩小，导致产量损失的关键缺陷尺寸也会缩小。以这种情况为例：5µm L/S 突出 2µm 是可控的，但在 2µm L/S 时，相同的缺陷会导致互连桥接和封装故障。

缺陷的主要原因是 RDL 和 PID 处理过程中残留的有机残留物。然而，使用自动光学检测 (AOI) 系统很难发现这些缺陷。原因是：粗糙铜顶部的晶粒边界会产生太多噪音。虽然有解决方案，但随着缺陷进一步缩小，它们将达到极限。

除了残留物，RDL 桥接和开路也是值得关注的问题。在 1µm L/S 以下，这些将更难检测和分类。

清晰的未来

与有机基板不同，玻璃基板的未来前景十分明朗：由于其稳定性和电气特性，它们最有可能实现 1µm L/S 技术节点。此外，用玻璃通孔 (TGV) 代替镀通孔 (PTH) 可提高前后连接的密度。

当然，在工艺控制领域，没有什么是容易的。TGV 也带来了挑战。尺寸 (CD)、圆度、X/Y 位置和侧壁轮廓对封装性能至关重要。更重要的是，封装中的数百万个 TGV 中的每一个都必须进行检查。毕竟，一个 TGV 缺失可能会导致整个封装失败。

虽然缺陷检测很重要，但计量分析和数据可视化应该在设置 TGV 工艺中发挥作用。了解基板正面和背面之间的 TGV 临界尺寸 (CD) 偏差、侧壁轮廓、CD 均匀性和缺失通孔特征是确定缺陷根本原因和保持高基板产量的关键。此外，RDL 和累积膜通孔形成工艺将需要像有机基板一样进行修改，以达到 1.5µm L/S。但即使有了这些创新，玻璃技术仍难以实现 1µm L/S，从而引发新一轮创新。

到目前为止，定义基板 RDL 的过程都是通过互连电镀来完成的。这些互连由光刻胶线/空间图案或模具定义，其中镀铜金属填充光刻胶模具中的空间。镀层完成后，剥离光刻胶模具。之后，使用称为闪蚀的湿化学工艺去除铜种子，露出最终的细铜线。闪蚀步骤会去除铜种子和镀层 RDL 结构的表面。这减少了基板表面的 CD 和高度。

为了减轻这一步骤的影响，光刻掩模版通常会偏置，以使 RDL 线之间的间隙增加到铜种子厚度的两倍。这会影响光刻分辨率要求，因为线之间的较大间隙会缩小光刻胶线宽以保持相同的间距。例如，2µm L/S 铜互连，铜种子层为 2,500Å，需要 1.5µm 的光刻胶线宽，间距为 2.5µm。一旦种子金属被闪蚀刻，最终的互连将是 2µm L/S。这是由湿蚀刻的各向同性性质造成的。这种方法适用于较大的 RDL 尺寸，但需要能够成像较小几何形状的光刻系统才能满足最终的 L/S 尺寸。

在 1.5µm L/S 时，这种线/空间偏差将难以控制，因为光刻胶线宽仅为 1µm，而空间为 2µm。厚电镀光刻胶（通常大于 6µm）会使情况变得复杂，需要 6:1 的纵横比。这使事情变得更加具有挑战性。

高纵横比光刻胶成像的要求可能超出了当今大多数干膜光刻胶的能力。在这个技术节点上，可能需要改变光刻胶化学成分（从干膜到液体光刻胶）来实现 6:1 的纵横比。由于这些光刻胶的限制，需要采用新方法来支持低于 1.5µm L/S 的 AP 路线图里程碑。一种选择可能是使用类似于前端的镶嵌工艺，但使用有机材料（积层膜或 PID）作为电介质，而不是前端使用的无机 SiO ₂ /Si ₃ N _{4。可以采用多种不同的方法来开发用于先进封装的镶嵌工艺。}

我们将在下一篇博客中继续讨论这一问题，进一步探讨如何使用 PID 材料来满足先进 IC 基板日益严格的线/间距要求。无论最终采用哪种技术，达到及低于 1.5µm L/S 的水平都将带来许多挑战，没有任何一种基板类型能够幸免于这些挑战。

编译自https://semiengineering.com/innovations-driving-the-advanced-packaging-roadmap-part-one/

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