联电与Cadence携手22奈米模拟与混合讯号设计认证

联华电子与Cadence于8月24日共同宣布，Cadence的模拟与混合讯号(Analog/Mixed Signal, AMS)芯片设计流程获得联华电子22奈米超低功耗 (22ULP)与22奈米超低漏电(22ULL)制程认证，此流程可优化制程效率、缩短设计时间，加速5G、物联网和显示等应用设计开发，满足日渐增高的市场需求。

联电的22奈米制程具有超低功耗和超低漏电的技术优势，可满足在科技创新发展下，使用时间长、体积小、运算强的应用需求。经联电认证的Cadence AMS设计流程，提供了整合可靠度接口 (Unified Reliability Interface, URI)，在22奈米制程设计时，可确保电路可靠度及使用寿命，并提供优化的设计，让模拟与混合讯号芯片设计更精确完美。此外，设计流程并提供示范电路，让用户在设计时可灵活套用，提高设计效率与精确性。

Cadence AMS 流程由根据22奈米制程设计套件(PDK)的整合解决方案和方法组成，以加速完成设计，包括：

• Virtuoso®平台包括原理图编辑、仿真设计环境(ADE)和布局 XL 工具支持。
  
• Spectre® AMS Designer结合Spectre X Simulator 和Xcelium Logic Simulation引擎的强大功能，为由晶体管、行为、时序和寄生模块的组成设计提供一致和准确的结果。
  
• Voltus™-Fi客制化电源完整性解决方案，以最新图形用户接口则提供电子迁移与电阻电位降(EM/IR)分析，可快速输入所需的EM规则。
  

联华电子组件技术开发及设计支持副总经理郑子铭表示，联电为全球半导体晶圆专工业的领导者，并持续开发先进的特殊制程以供应快速成长的5G、物联网和显示等芯片市场。相较于28奈米制程，联电的22 奈米制程能再缩减10%的晶粒面积、拥有更佳的功率效能，以及强化射频性能等特点。这次与Cadence的合作，为联电22 ULP与 22 ULL制程技术的芯片客户提供业界领先的可靠与高效率的流程方案，并获得设计上客制化的支持，协助客户提升生产力，并快速完成全芯片设计定案，增进芯片设计的速度与效率。

Cadence客制化IC及PCB事业群产品管理副总裁Ashutosh Mauskar提到：随着5G、物联网和智能穿戴装置设计复杂度的日益增加，模拟与混合讯号技术的提升将是先进芯片设计成功的至要关键。Cadence支持的22ULP与22ULL AMS设计流程，专为联电芯片技术作客制的优化，提供设计、验证与设计实现等全方位的解决方案。藉由此Cadence与UMC的合作，共同的客户能够在 22ULP/ULL上快速实现创新的混合讯号设计。